Commit d4ea4eba authored by Wu Yuzhang's avatar Wu Yuzhang
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阅读并理解我们提供的简单cache的代码,将它修改为N路组相连的(要求组相连度使用宏定义可调)、写回并带写分配的cache。要求实现FIFO、LRU两种替换策略。
**验收要求:**
验收时,当场使用我们提供的python脚本生成一个新的testbench,并对自己的cache进行验证(要求FIFO和LRU策略都要验证,并修改组相连度等参数进行多次验证),验证正确后向助教讲解你所编写的代码。
和阶段二一起验收
### 阶段二(15%)
**我们提供:**
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**要求:**
将阶段一实现的Cache添加到Lab1的CPU中(替换先前的dataram),并添加额外的数据通路,统计Cache缺失率,在Cache缺失时, bubble当期指令及之后的指令。要求能成功运行这个算法(所谓成功运行,是指运行后的结果符合预期)
**验收要求:**
验收时,当场使用我们提供的python脚本生成一个新的testbench,并对自己的cache进行验证(要求FIFO和LRU策略都要验证,并修改组相连度等参数进行多次验证),验证正确后向助教讲解你所编写的代码。
### 实验报告(50%)
使用我们提供的快速排序和矩阵乘法的benchmark进行实验,鼓励自己编写更多的汇编benchmark进行测试,体会cache size、组相连度、替换策略针对不同程序的优化效果,以及策略改变带来的电路面积的变化。针对不同程序,权衡性能和电路面积给出一个较优的cache参数和策略。其中“性能”参数使用运行仿真时的时钟周期数量进行评估。“资源占用”参数使用vivado或其它综合工具给出的综合报告进行评估。进行这一步时需要用阶段一的结果进行一些实验,不能仅仅进行理论分析,实验报告中需要给出实验结果(例如仿真波形的截图、vivado综合报告等)。
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