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 本学期计划实验时长为10周
 
 * Lab1（第4-5周）  【15%】： 熟悉RISC-V指令集，完成RV32I指令集流水线CPU的设计报告；
-* Lab2（第6-8周）  【40%】： 完成RV32I流水线CPU的Verilog代码；利用RISCV-test测试文件进行仿真和CPU功能验证
-* Lab3（第9-11周） 【20%】： cache设计和实现
+* Lab2（第6-9周）  【40%】： 完成RV32I流水线CPU的Verilog代码；利用RISCV-test测试文件进行仿真和CPU功能验证
+* Lab3（第10-11周） 【20%】： cache设计和实现
 * Lab4（第12-13周）【15%】： 分支预测设计与实现
 * Lab5（第14-15周）   【10%】： 学习使用提供的Tomasulo软件模拟器和多Cache一致性软件模拟器，并完成实验报告
 
 
-签到与补交
-
 ## 签到与补交
 
 * 学生总数155人左右，每周日下午和晚上开两次实验课，内容完全一样，可选择参加
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   请提交CPU设计报告 截止日期：2021.4.16  
   提交至BB平台  
   提交格式：要求包括一份**pdf格式**实验报告（如果无法打开会影响最终成绩）  
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+* **2021.4.14 Release Lab2**  
+  阶段一课堂验收 截止日期：2019.4.25
+  阶段二课堂验收 截止日期：2019.5.9
+  阶段三课堂验收 截止日期：2019.5.9
+  实验报告 截止日期：2021.5.14  
+  提交至BB平台  
+  提交格式：Lab2-学号-姓名.rar(or .zip) 要求包括一份pdf格式实验报告和用到的源代码集合的文件夹
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+  
+## 实验课安排
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+* lab1答案分析+Lab2预先讲解（两个时间段选一段参加即可，讲解大约20分钟，有签到）  
+  2021.4.18下午（14:30-17:00 电三楼406）
+  2021.4.18晚（18:30-21:00 电三楼406）